FPGA跨复位域检查工具Questa CDC ResetCheck

当前复杂FPGA设计除了包含多个时钟域外还包含了多个异步复位域，检测人员对跨时钟域处理已经有了足够的重视，而实际上，如果设计种存在跨异步复位域时同样会经常会遇到亚稳态的问题。 具体而言，对于有多个异步复位域的设计，如果某个异步复位在复位时，其复位的信号可能正好落在接受域时钟的建立和保持时间窗口内，这会造成接受端采样到发送端信号复位前后或复位后的值，从而造成仿真行为和FPGA真实行为的不一致。因此，需要不同异步复位域之间需要进行有效隔离或同步，或者提前指定异步复位的先后顺序，以确保设计可以可靠复位，避免由于跨异步复位域而引起的亚稳态问题。

RDC工具的主要技术性能及指标要求如下：

Ø 支持Verilog、VHDL以及混合语言的设计；

Ø 复位域交错（RDC）问题的完整自动化检查，识别包括派生复位在内的全部复位域信号；

Ø  支持结构化的和用户自定义的亚稳态同步器类型；

Ø 通过分析RTL设计，自动识别缺失和错误例化亚稳态同步器的问题；

Ø  具备图形化调试与分析界面，清晰显示错误并可实施有效追踪与错误分析；

Ø 支持Top-down的Hierarchical RDC 检查；