FPGA设计创建、管理与代码质量检查工具HDL Designer
在高可靠性流程中，具备有效管理设计数据的环境是一个重要理念。HDLDesigner借助管理配置工具与设计流程中的其它工具，可提供RTL设计创建、编辑、代码质量检查与可重用分析，并且支持网页形式的设计检查方式。它带...
FPGA跨时钟域检查工具Questa CDC
随着FPGA复杂性的不断增加，其设计中包含的时钟域也越来越多，在实际硬件上，经常会遇到亚稳态的问题，然而亚稳态问题在通常的仿真过程中很难被暴露出来，因此导致当FPGA实现或芯片生产出来之后才发现CDC（ClockDom...
FPGA跨复位域检查工具Questa CDC ResetCheck
当前复杂FPGA设计除了包含多个时钟域外还包含了多个异步复位域，检测人员对跨时钟域处理已经有了足够的重视，而实际上，如果设计种存在跨异步复位域时同样会经常会遇到亚稳态的问题。 具体而言，对于有多个异步...
FPGA需求跟踪与管理技术工具ReqTracer
全面完成从设计规格到实现的完整设计需求追踪与管理，对于所有需要满足设计规范严格要求的项目非常适用。ReqTracer可在整个设计过程中，从多个设计源有效地链接、管理和追踪硬件设计需求，从而以最便捷的手段在设计...